当控制逻辑不允许输出处于高阻态时，输出关闭。当三态门的输出为“与”高阻态时，逻辑门的输出不仅有高电平和低电平两种状态，还有一个具有高阻态的第三状态的门，高阻态是三态门电路的一种状态，即输出有三种状态，即高电平、低电平和高阻态，高阻抗状态相当于截止状态。输出点与高电平和低电平之间存在高阻态，电路中的高阻态是什么意思？高阻态意味着电路中的节点比电路中的其他点具有相对较高的阻抗。

控制继电器的打开和关闭。在继电器电路中，通常在继电器线圈两端加一个二极管，吸收继电器线圈断电时产生的反电动势，防止干扰。这个电路的控制端是JD。当JD处于高电平时，继电器不工作。当JD处于低电平时，继电器工作，常开触点被吸合。在执行过程中，相应的LED将随着继电器的开关而打开和关闭。高阻抗状态，数字电路中的常用术语，指的是电路的一种输出状态，既不高也不低。

1，高水平，与。2.低水平。3.输入端子连接到电源。挂或高阻(10k以上)相当于接高电平，接地低电平。如果输入信号通过低电阻连接到电平信号，则认为输入信号与接入电平相同。这是OC门。图中第一个输入为高电平，电路为与非门，所以输出电平为低电平；第二张图中，输入电平较低，输入端串联一个高阻电阻，因此输出端处于高阻状态；第三张图，输入电平高，电路是与非门，所以输出电平低。

数字集成电路有各种门电路、触发器以及由它们组成的各种组合逻辑电路和时序逻辑电路。数字系统通常由控制单元和操作单元组成。在时钟的驱动下，控制单元控制操作单元完成要执行的动作。数字电路可以通过模数转换器和数模转换器与模拟电路互连。简单的逻辑门可以由晶体管组成。这些晶体管的组合可以使代表两个信号的高电平和低电平经过它们后产生高电平或低电平信号。

只要我们知道ttl门输入端的高阻态或浮地电压为1.4v，逻辑上相当于一个高电平，异或门就会变成一个非门。当三态门输出为A和高阻态时，可以认为管脚悬空，作为输出信号不确定。因此，信号A和信号B是异或门的两个输入信号，所以输出结果是不确定的或随机的。

高阻态:通常指输出引脚，与内部电路断开，不导通，表现为高阻态。不稳定状态:指引脚上施加或输出的电压在1V-2V之间的状态，这个电平是不确定的。该引脚可以是输入引脚或输出引脚。三态逻辑在数字电路中，tristate logic(英文:Three-state logic)允许输出在逻辑电平0和1之外呈现高阻态，相当于去除了后续电路对输出的影响。

三态输出在寄存器、总线和7400系列、4000系列等各种类型的逻辑ic中起着重要的作用，通常内置于其他集成电路中。此外，三态逻辑的典型应用包括微处理器、存储设备和外设的内部和外部总线。许多器件都提供OE(OutputEnable ),以便在低电平时使能输出，并在未使能时保持高阻态。

circuit中高阻态和高低电平有什么关系？一般用于数字电路的三态输出。即输出有三种状态，即高电平、低电平和高阻态。电路中存在控制端子的逻辑电平。当控制逻辑允许输出时，输出根据输入状态为高或低。当控制逻辑不允许输出处于高阻态时，输出关闭。输出点与高电平和低电平之间存在高阻态。它在计算电量

低阻状态并不是指电压无限接近0，而是指引脚在电路内部连接到0V电平或高电平。其实低阻态这个词很少说，一般只说低电平或者高电平。高阻抗状态是不能用示波器测量的，因为电路上的一条迹线至少连接了两个端点，也就是两个芯片管脚，一个输入一个输出。如果输出为高阻抗，电平通常取决于输入。有些芯片输入引脚其实是有默认电平的，此时示波器看到的是默认电平；

高阻态意味着电阻趋于无穷大，所以分析电路时可以理解为开路。内部电路与外部引脚绝缘。高阻抗状态:数字电路中的一个常用术语，指电路的一种输出状态，既不高也不低。如果高阻抗状态被输入到下一级电路，它将不会对下一级电路产生影响。就像没有连接一样，如果用万用表测量，可能高也可能低。高阻抗状态可以在确定高阻抗状态的实质电路分析时用它后面的东西作开路理解。

高阻抗状态表示电路中的节点比电路中的其他点具有相对较高的阻抗。高阻态是三态门电路的一种状态，逻辑门的输出有高电平和低电平两种状态，有一个第三态和高阻态的门电路。高阻抗状态相当于截止状态，三态门有一个EN控制使能端，用来控制门电路的通断。处于高阻态的三态门与总线隔离，使得总线可以同时被其他电路占用。